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Created with Raphaël 2.2.020Oct2May21Apr171613119765431MarMerge branch 'master' of ssh://gitlab.insa-rennes.fr:16022/tbourgoi/timer8254_lpmastermasterAdd README.md(test) limit testing du timer pour valider le CdCTesting_pour_CRTesting_pour_CRAjout de DCB issue du projet de TPLatchModifLatchModifModification D_CPU pour gagner un cycle d'horloge lors de l'écriture du mot de contrôle dans le calcul des signaux EtatR, EtatWAdd commentaires et modification charge_d sur un seul cycleLatch modification to reset the activation signal at the end of the instructionAjout de RWop, EtatR, EtatW sur les leds des afficheur hexadécimauxDebbugging_outp…Debbugging_output_portageAjout de commentaire et suppression de code inutileModifaction sur le diviseur de fréquence (mapping de la sortie)Quentin_TempQuentin_TempAjout d'un diviseur de fréquence à partir de notre compteur pour ne pas utiliser de fichier schématiqueModification de l'entité timer et portage sur le FPGAMerge branch 'modificationCPU' into Quentin_TempTest completes All modes, all instruction read with and withour Latch commandmodificationCPUmodificationCPU[MODIFIED] Fonctionne, actuellement sur une phase de test sans Timer, il suffit de commenter la partie test et décommenter la partie TIMERUpdate latch_d logic equationGestion de l'update de Etat_w après l'instruction pour ne pas écrire pds faible et fort en même temps si LeastMostModification des test pour fonctionner avec la nouvelle entitée DialogueCPUAjout d'une FSM pour DialogueCpu et modification de l'entité (ajout de l'entrée clock)Merge branch 'master' into modificationCPUcorrect top level entityQuentin_tempQuentin_tempMerge branch 'master' into Quentin_tempremove initialisation out_cptImplantation reset Timer[ADDED] NOT TESTED TopLevel.vhd which will be use to connect our timer to the FPGA control panelAmelioration du CPU pour les TestsMerge branch 'master' of https://gitlab.insa-rennes.fr/tbourgoi/timer8254_lpAjoutFSM_quentinAjoutFSM_quentin[MODIFIED] FSM Resets for workingQuentinQuentin[ADDED] Files for FSM Reset for Dialogue CPU AND Compteur0 + Package TO COMPLETEGestion HiZ D dans dialogue CPU et ajout d'un test de LatchCommandupdate de l'entité timer avec l'archi dialogueCPU implantableAjout d'une architecture pour l'implantation de DialogueCPUcorrection du signal de sortie (gestion avec resetAsk)Commit d'initialisation